在UltraEdit中建立Verilog环境免费猫

发布时间：2020-02-17 13:57:05 阅读：次来源：云母片厂家

在UltraEdit中建立Verilog环境 - FPGA/CPLD - 电子工程网

UltraEdit是一款功能强大的文本编辑器，可以编辑文字、Hex、 ASCII码，可以取代记事本，内建英文单字检查、C 及 VB 指令突显，可同时编辑多个文件，而且即使开启很大的文件速度也不会慢。是一个使用广泛的编辑器，但它并不直接支持Verilog HDL。

在网上查了资料后，自定义了一个Verilog的环境，现在心得总结如下：

1：下载Verilog的语法高亮文件。

即可支持相应的语言编辑，关键字将用不同色彩标出。

可以到官方网站去下载，包括上百种语法文件，我想应该都能满足大家的需要吧！

http://www.ultraedit.com/index.p ... mp;pid=40#wordfiles

2：将下载的文件打开

将里面的内容复制到WordFile.txt文件中（在UltraEdit的安装目录下），一般加在最后。

UltraEdit默认只有20种语法，将下载的文件的第一行“L20”改成你想要的序号，如L19。

3：加入折叠功能

由于Verilog HDL的块一般是以begin和end作为开始和结束的标记，其作用相当于C语言的大括号。在wordfile.txt的对应语言中添加进如下代码即可：

/Open Fold Strings = begin case

/Close Fold Strings = end endcase

这里除了begin和end可以进行折叠外，另外一对case和endcase同样可以完成折叠，同样的方法可以添加你需要的折叠标志。

4：加入自动缩进功能

同样在wordfile.txt中，有控制自动缩进的语法。所谓自动缩进就是指，输入begin回车，下一行自动加一个tab；输入end，下一行自动退回一个tab。用户可以自己添加不同的缩进词实现自动缩进。如：

/Indent Strings = begin case fork if else

/Unindent Strings = end endcase join else

5: 还可以加入其它一些自定义功能，如函数调用功能，大家可以自己摸索。